Digital VLSI Lab 0450111

Short Description:

Evaluation of architectures and trade-offs for optimal design of a hardware accelerator (ASIC). SystemVerilog implementation, functional simulations.
Use of UVM based verification including random input generation and coverage measurements.
Synthesis and implementation of layout, including synthesis, DFT, LEC, floorplanning, power grid design, standard cell placement, clock tree synthesis, final route.

Description:

בחינת ארכיטקטורות שונות לתכנון אופטימלי של מאיץ בחומרה.  מימוש בשפת סיסטמורילוג וביצוע סימולציות

התנסות בשימוש בסביבת ווריפיקציה כולל יצירה של כניסות אקראיות ומדידה של הכיסוי

סינתזה ומימוש המסכות  של המאיץ.  סינתזה עם שילוב

design for testability,  logical equivalence checking, floor planning, power grid design,  standard cell placement, clock tree synthesis, final route

Experiment Guide: