
לאחר השלמת התכנון וסימולציות של מעגל
VLSI בשפת SystemVerilog או VHDL,
מתחיל תהליך ה- Backend Design
שמטרתו היא ביצוע סינתזה ומימוש
ה- layout של השבב על מנת שניתן יהיה לייצר אותו. תהליך זה מורכב משלבים רבים ובדיקות רבות על מנת להבטיח נכונות המימוש.
מטרת הניסוי היא להקנות לסטודנט ידע וניסיון של כל שלבי ה- Backend Design שכוללים :
• סינתזה לתזמון אופטימלי ושילוב Design For Testability
• Logical Equivalence Checking
• Floor Planning כולל שילוב זיכרונות SRAM
• Power Grid Design
• Standard Cell Placement
• Clock Tree Synthesis
• Final Route
• אופטימיזציה בכל שלבי התכנון
• הכרה וביצוע של כל הבדיקות להבטחת חוקיות ה- layout, אנליזה ותיקון בעיות setup time ו- hold time (עם min/max delay כולל פתרון הבעיות כלומר ביצוע ECO -Engineering Change Order. )
• ביצוע אנליזת הספק (Power Analysis).