Design of basic analog units, a common source amplifier and a more complex design e.g. differential amplifier or ADC. Analog simulations including dc sweep, transient, ac and noise. Drawing of layout of the common-source amplifier. Execution of DRC and LVS checks. Use of semi-automatic layout tools to speed-up custom layout design.
Evaluation of architectures and trade-offs for optimal design of a hardware accelerator (ASIC). SystemVerilog implementation, functional simulations.
Use of UVM based verification including random input generation and coverage measurements.
Synthesis and implementation of layout, including synthesis, DFT, LEC, floorplanning, power grid design, standard cell placement, clock tree synthesis, final route.
The goal of this experiment is to introduce the students to the so called "Backend Design" of a VLSI chip. The backend design involves two main stages, namely synthesis and physical design (automatic place and route) which in turn are composed of numerous sub-stages. The students will be give the RTL implementation of an accelerator for a machine learning system and will perform all the following steps:
Synthesis:
- DFT : design for testability
- Timing Analysis
- Logical equivalence checking
Physical Design (Automatic Layout):
- Floorplanning
- Power grid design
- Macro block and standard cell placement
- Clock tree synthesis
- Timing optimizations (setup, hold and ECO corrections)
- Power analysis
This final result will be a complete layout ready for fabrication.
דרך יעילה לשיפור הביצועים של מערכת היא ע"י שימוש חומרה ייעודית. מטרת הניסוי היא להקנות לסטודנט ניסיון בתכנון של מעגל VLSI ייעודי (ASIC). תהליך התכנון הוא למעשה תהליך של קבלת החלטות בהתאם לאילוצים הרבים שיש לקחת בחשבון. במהלך הניסוי הסטודנט יכיר מערכת לומדת פשוטה שעבורה יש לתכנן ולממש מאיץ בחומרה. הסטודנט ייחשף לארכיטקטורות השונות ולשיקולים השונים במימוש המאיץ. הוא ילמד כיצד מבצעים את ה- trade-offs הנכונים לקבלת מימוש אופטימלי. בסופו של דבר תמומש הארכיטקטורה המתאימה ביותר בשפת SystemVerilog. היעדים העיקריים של הניסוי כוללים: התנסות בהבנת ה- trade-offs בתהליך פיתוח ASIC, קבלת ניסיון מעשי בתכנון, מימוש וסימולציה מערכת לומדת לזיהוי צורות (כולל עבודה עם זיכרונות SRAM ומכונות מצבים), העמקת הידע בשפת SystemVerilog והתנסות בכלי פיתוח למעגלי VLSI של חברת Cadence.
The goal of the experiment is to introduce the students to the main principles of the MOS transistor implementation, the basic VLSI analog design flow and the Cadence analog design environment. The students will how to draw schematics, run different types of analog simulations and how to draw and verify layout.
לימוד והכרה של אבני בניין בסיסיות לתכנון מעגלים אנלוגיים וכיצד ניתן להשתמש בהן לבניה של מעגלים אנלוגיים משולבים מורכבים יותר
The goal of this experiment is to introduce the student to the field of functional verification of large VLSI systems. You will learn the verification methodologies used in industry and you will gain experience in using Universal Verification Methodology (UVM) the standardized methodology for functional verification.