Experiments

לאחר השלמת התכנון וסימולציות של מעגל
VLSI בשפת SystemVerilog או VHDL,
מתחיל תהליך ה- Backend Design
שמטרתו היא ביצוע סינתזה ומימוש
ה- layout של השבב על מנת שניתן יהיה לייצר אותו. תהליך זה מורכב משלבים רבים ובדיקות רבות על מנת להבטיח נכונות המימוש.
מטרת הניסוי היא להקנות לסטודנט ידע וניסיון של כל שלבי ה- Backend Design שכוללים :
• סינתזה לתזמון אופטימלי ושילוב Design For Testability
• Logical Equivalence Checking
• Floor Planning כולל שילוב זיכרונות SRAM
• Power Grid Design
• Standard Cell Placement
• Clock Tree Synthesis
• Final Route
• אופטימיזציה בכל שלבי התכנון
• הכרה וביצוע של כל הבדיקות להבטחת חוקיות ה- layout, אנליזה ותיקון בעיות setup time ו- hold time (עם min/max delay כולל פתרון הבעיות כלומר ביצוע ECO -Engineering Change Order. )
• ביצוע אנליזת הספק (Power Analysis).

דרך יעילה לשיפור הביצועים של מערכת היא ע"י שימוש חומרה ייעודית. מטרת הניסוי היא להקנות לסטודנט ניסיון בתכנון של מעגל VLSI ייעודי (ASIC). תהליך התכנון הוא למעשה תהליך של קבלת החלטות בהתאם לאילוצים הרבים שיש לקחת בחשבון. במהלך הניסוי הסטודנט יכיר מערכת לומדת פשוטה שעבורה יש לתכנן ולממש מאיץ בחומרה. הסטודנט ייחשף לארכיטקטורות השונות ולשיקולים השונים במימוש המאיץ. הוא ילמד כיצד מבצעים את ה- trade-offs הנכונים לקבלת מימוש אופטימלי. בסופו של דבר תמומש הארכיטקטורה המתאימה ביותר בשפת SystemVerilog. היעדים העיקריים של הניסוי כוללים: התנסות בהבנת ה- trade-offs  בתהליך פיתוח  ASIC, קבלת ניסיון מעשי בתכנון, מימוש וסימולציה מערכת לומדת לזיהוי צורות (כולל עבודה עם זיכרונות SRAM ומכונות מצבים), העמקת הידע בשפת  SystemVerilog והתנסות בכלי פיתוח למעגלי VLSI של חברת Cadence.

The goal of the experiment is to introduce the students to the main principles of the MOS transistor implementation, the basic VLSI analog design flow and the Cadence analog design environment. The students will how to draw schematics, run different types of analog simulations and how to draw and verify layout.

                 לימוד והכרה של אבני בניין בסיסיות לתכנון מעגלים אנלוגיים וכיצד ניתן להשתמש בהן לבניה של מעגלים אנלוגיים משולבים מורכבים יותר 

The goal of this experiment is to introduce the student to the field of functional verification of large VLSI systems. You will learn the verification methodologies used in industry and you will gain experience in using Universal Verification Methodology (UVM) the standardized methodology for functional verification.