Backend Design (Synthesis and Physical Design) of VLSI Circuits

Short Description:

לאחר השלמת התכנון וסימולציות של מעגל
VLSI בשפת SystemVerilog או VHDL,
מתחיל תהליך ה- Backend Design
שמטרתו היא ביצוע סינתזה ומימוש
ה- layout של השבב על מנת שניתן יהיה לייצר אותו. תהליך זה מורכב משלבים רבים ובדיקות רבות על מנת להבטיח נכונות המימוש.
מטרת הניסוי היא להקנות לסטודנט ידע וניסיון של כל שלבי ה- Backend Design שכוללים :
• סינתזה לתזמון אופטימלי ושילוב Design For Testability
• Logical Equivalence Checking
• Floor Planning כולל שילוב זיכרונות SRAM
• Power Grid Design
• Standard Cell Placement
• Clock Tree Synthesis
• Final Route
• אופטימיזציה בכל שלבי התכנון
• הכרה וביצוע של כל הבדיקות להבטחת חוקיות ה- layout, אנליזה ותיקון בעיות setup time ו- hold time (עם min/max delay כולל פתרון הבעיות כלומר ביצוע ECO -Engineering Change Order. )
• ביצוע אנליזת הספק (Power Analysis).

Description:

Backend          מתחיל תהליך ה  VHDL או   SystemVerilog בשפת  VLSI  לאחר השלמת התכנון וסימולציות של מעגל

  layout  שמטרתו היא ביצוע סינתזה ומימוש ה

 backend design של השבב על מנת שניתן יהיה לייצר אותו. תהליך זה מורכב משלבים רבים ובדיקות רבות על מנת להבטיח נכונות המימוש. מטרת הניסוי היא להקנות לסטודנט ידע וניסיון של כל שלבי ה

Design For Testability, Logical Equivalence Checking, Floor Planning שכוללים :  סינתזה לתזמון אופטימלי ושילוב

SRAM, Power Grid Design, Standard Cell Placement, Clock Tree Synthesis, Final Route       כולל שילוב זיכרונות

layout אופטימיזציה בכל שלבי התכנון  הכרה וביצוע של כל הבדיקות להבטחת חוקיות ה

 setup and hold times with ECO corrections אנליזה ותיקון בעיות

ביצוע אנליזת הספק

 

One of the goals of this experiment is to understand the advantages and disadvantages of serial, parallel and pipelined architectures. Another goal focuses on gaining deep understanding of the synthesis tools and how to use them effectively to generate optimized designs based on a set of user defined constraints.

 

Experiment Guide:

Contact Person: