The goal of this experiment is to introduce the students to the so called "Backend Design" of a VLSI chip. The backend design involves two main stages, namely synthesis and physical design (automatic place and route) which in turn are composed of numerous sub-stages. The students will be give the RTL implementation of an accelerator for a machine learning system and will perform all the following steps:
Synthesis:
- DFT : design for testability
- Timing Analysis
- Logical equivalence checking
Physical Design (Automatic Layout):
- Floorplanning
- Power grid design
- Macro block and standard cell placement
- Clock tree synthesis
- Timing optimizations (setup, hold and ECO corrections)
- Power analysis
This final result will be a complete layout ready for fabrication.
Backend מתחיל תהליך ה VHDL או SystemVerilog בשפת VLSI לאחר השלמת התכנון וסימולציות של מעגל
layout שמטרתו היא ביצוע סינתזה ומימוש ה
backend design של השבב על מנת שניתן יהיה לייצר אותו. תהליך זה מורכב משלבים רבים ובדיקות רבות על מנת להבטיח נכונות המימוש. מטרת הניסוי היא להקנות לסטודנט ידע וניסיון של כל שלבי ה
Design For Testability, Logical Equivalence Checking, Floor Planning שכוללים : סינתזה לתזמון אופטימלי ושילוב
SRAM, Power Grid Design, Standard Cell Placement, Clock Tree Synthesis, Final Route כולל שילוב זיכרונות
layout אופטימיזציה בכל שלבי התכנון הכרה וביצוע של כל הבדיקות להבטחת חוקיות ה
setup and hold times with ECO corrections אנליזה ותיקון בעיות
ביצוע אנליזת הספק
Experiment Guide: