דרך יעילה לשיפור הביצועים של מערכת היא ע"י שימוש חומרה ייעודית. מטרת הניסוי היא להקנות לסטודנט ניסיון בתכנון של מעגל VLSI ייעודי (ASIC). תהליך התכנון הוא למעשה תהליך של קבלת החלטות בהתאם לאילוצים הרבים שיש לקחת בחשבון. במהלך הניסוי הסטודנט יכיר מערכת לומדת פשוטה שעבורה יש לתכנן ולממש מאיץ בחומרה. הסטודנט ייחשף לארכיטקטורות השונות ולשיקולים השונים במימוש המאיץ. הוא ילמד כיצד מבצעים את ה- trade-offs הנכונים לקבלת מימוש אופטימלי. בסופו של דבר תמומש הארכיטקטורה המתאימה ביותר בשפת SystemVerilog. היעדים העיקריים של הניסוי כוללים: התנסות בהבנת ה- trade-offs בתהליך פיתוח ASIC, קבלת ניסיון מעשי בתכנון, מימוש וסימולציה מערכת לומדת לזיהוי צורות (כולל עבודה עם זיכרונות SRAM ומכונות מצבים), העמקת הידע בשפת SystemVerilog והתנסות בכלי פיתוח למעגלי VLSI של חברת Cadence.
דרך יעילה לשיפור הביצועים של מערכת היא ע”י שימוש חומרה ייעודית. מטרת הניסוי היא להקנות לסטודנט ניסיון בתכנון של מעגל VLSI ייעודי (ASIC). תהליך התכנון הוא למעשה תהליך של קבלת החלטות בהתאם לאילוצים הרבים שיש לקחת בחשבון. במהלך הניסוי הסטודנט יכיר מערכת לומדת פשוטה שעבורה יש לתכנן ולממש מאיץ בחומרה. הסטודנט ייחשף לארכיטקטורות השונות ולשיקולים השונים במימוש המאיץ. הוא ילמד כיצד מבצעים את ה- trade-offs הנכונים לקבלת מימוש אופטימלי. בסופו של דבר תמומש הארכיטקטורה המתאימה ביותר בשפת SystemVerilog. היעדים העיקריים של הניסוי כוללים: התנסות בהבנת ה- trade-offs בתהליך פיתוח ASIC, קבלת ניסיון מעשי בתכנון, מימוש וסימולציה מערכת לומדת לזיהוי צורות (כולל עבודה עם זיכרונות SRAM ומכונות מצבים), העמקת הידע בשפת SystemVerilog והתנסות בכלי פיתוח למעגלי VLSI של חברת Cadence.